关于verilog中底层模块调用顶层模块的问题我想在顶层模块中调用子模块实现对顶层模块中寄存器变量的操作，可是报错说这个寄存器变量没有在子模块中声明，难道不能在子模块中操作顶层模块的寄存器吗？[解决办法]你连接进来就可以啊。不过从你的描述看，你的思维是软件思维
